Ladungseinfangschicht Flash-

Ladungseinfangschicht Flash ist ein Halbleiterspeicher-Technologie bei der Schaffung nichtflüchtigen NOR und NAND-Flash-Speicher verwendet. Die Technik unterscheidet sich von der eher konventionellen Floating-Gate-MOSFET-Technologie, dass sie verwendet einen Siliziumnitridfilm, um Elektronen, anstatt die dotierte polykristalline typisch für eine Floating-Gate-Struktur Silizium zu speichern. Dieser Ansatz ermöglicht es Speicherhersteller, um Herstellungskosten zu senken fünf Möglichkeiten:

  • Weniger Prozessschritte erforderlich sind, um einen Ladungsspeicherknoten zu bilden,
  • Kleineren Prozessgeometrien verwendet werden können
  • Mehrere Bits können auf einem einzigen Flash-Speicherzelle gespeichert werden.
  • Verbesserte Zuverlässigkeit
  • Höhere Ausbeute, da die Ladungsfalle weniger anfällig für Punktdefekte in der Tunneloxidschicht

AMD und seine Partner Fujitsu Pionierarbeit bei der Herstellung von Ladungsfallen Flash-Speicher im Jahr 2002 mit der Einführung des GL NOR-Flash-Speicher-Familie, und das gleiche Geschäft, nun unter dem Spansion Namen hat Ladungs-Trapping-Geräte in hohen Stückzahlen seit dieser Zeit produziert . Ladungs-Trapping-Flash entfielen 30% der von 2008 2,5 Mrd. $ NOR-Flash-Markt. Saifun Semiconductors, die eine große Ladungs-Trapping-Technologie-Portfolio um mehrere Unternehmen lizenziert, wurde von Spansion März 2008 erworben.

Obwohl das Konzept Ladungsfänger seit 1967 bekannt ist, war es nicht bis 2002, die AMD und Fujitsu produziert High-Volume-Ladungsfallen Flash-Speicher.

Geschichte

Die Ladungsträgereinfangmechanismus, zuerst in den 1960er Jahren beobachtet wurde, wurde als ein Speichermechanismus in EEPROM verwendet werden, bevor es populär für die Verwendung in Flash-Speicher wurde.

Ladungsfänger vor dem Flash-EEPROM

Ladungsfänger-Speichertechnik wurde erstmals durch die Erfindung des MNOS-Transistors durch HAR eingeführt Wegener 1967. Diese Vorrichtung könnte durch die Anwendung einer 50-Volt-Vorwärts programmiert oder Rückwärtsvorspannung zwischen dem Gate und dem Kanal zu stoppen Ladungen, die die Schwellenspannung des Transistors auswirken würde.

Im Jahr 1977 P.C.Y. Chen, ein Papier veröffentlicht detailliert die Erfindung von Sonos, eine Technologie mit weit weniger anspruchsvoll Programmier- und Löschbedingungen und mehr Ladungsspeicher. Diese Verbesserung führte zu herstellbare EEPROM-Geräte basierend auf Ladungsfallen SONOS in den 1980er Jahren.

Im Jahr 1998, Boaz Eitan von Saifun Semiconductor patentierte Flash-Speichertechnologie namens NROM, die den Vorteil hat einer Ladungsfallenschicht, um die Floating-Gate in herkömmlichen Flash-Speicher-Designs verwendet wird, ersetzen. Zwei wichtige Neuerungen werden in diesem Patent:

  • Die Lokalisierung der injizierten negativen und positiven Ladungen der Nähe der Drain / Source-Anschlüssen der Zelle
  • Verwendung eines Reverse-lesen-Konzept auf die gespeicherten Daten der Zelle an jedem Ende der Ladungsfalle erkennen

Diese beiden neuen Ideen aktiviert hohe Zyklen wodurch zuverlässige Lade Trap Flash-Produkte, um zum ersten Mal hergestellt, da das Ladekonzept Trapping wurde vor 30 Jahren erfunden werden. Außerdem wurde unter Verwendung dieser Konzepte ist es möglich, zwei separate physikalische Bits pro Zelle zu erzeugen, die Verdoppelung der Kapazität der gespeicherten Daten pro Zelle.

Diese Innovationen wurden weiter bei AMD und Fujitsu verbessert und von diesen Unternehmen in dem, was genannt wurde zuerst in die Serienproduktion setzen "MirrorBit Flash-Speicher."

Spansion MirrorBit Flash-Speicher

Im Jahr 2002 AMD kündigte eine neue Flash-Speicher-Technologie es "MirrorBit." Spansion verwendet dieses Produkt die Herstellungskosten zu reduzieren und die Dichtebereich von NOR-Flash-Speicher Vergangenheit bei herkömmlichen NOR-Flash und die Kosten des Multi-Level-Cell-Match NOR Flash von Intel hergestellt.

Die MirrorBit Zelle verwendet eine Ladungseinfangschicht nicht nur als Ersatz für einen herkömmlichen Floating-Gate, aber es nutzt auch den nicht leitenden Natur des Ladungsspeicher Nitrid, damit zwei Bits um die gleiche Speicherzelle teilen. Dargestellt in Figur 1 die Bits liegen an entgegengesetzten Enden der Zelle und kann durch Ausführen eines Stromes durch den Kanal in verschiedenen Richtungen gelesen werden.

Produkte wurden erfolgreich in diesen Ansatz mit Multilevel-Technologie kombinieren, um vier Bits auf eine Zelle enthalten, hergestellt.

Ladungsfänger Betrieb

Wie der Floating-Gate-Speicherzelle, eine Ladungs-Trapping-Zelle verwendet eine variable Ladung zwischen dem Steuergate und dem Kanal, um die Schwellenspannung des Transistors ändern. Die Mechanismen, um diese Ladung zu modifizieren sind zwischen dem schwebenden Gate und der Ladungs-Falle relativ ähnlich, und die Lese-Mechanismen sind ebenfalls sehr ähnlich.

Ladungsfänger vs Floating-Gate-Mechanismen

In einer Ladungsfänger-Flash-Elektronen in einem Trapping-Schicht, so wie sie in dem Floating-Gate in einem Standard-Flash-Speicher, EEPROM oder EPROM gespeichert sind. Der Hauptunterschied ist, dass der Ladungsfallenschicht ein Isolator ist, während die Floating-Gate ist ein Dirigent.

Hohe Schreiblasten in einem Flash-Speicher Ursache Stress auf die Tunneloxidschicht schaffender kleiner Störungen im Kristallgitter als "Oxid Fehler." Wenn eine große Zahl solcher Störungen sind ein Kurzschluss erzeugt entwickelt sich zwischen dem schwebenden Gate und des Transistors Kanal und der Floating-Gate kann die Ladung nicht mehr halten. Dies ist die Hauptursache für Flash-Verschleiß-out, die als des Chips angegeben wird "Ausdauer." Um das Auftreten solcher Kurzschluss zu verringern, Floating-Gate-Flash wird mit einem dicken Tunneloxid hergestellt, aber das verlangsamt zu löschen, wenn Fowler Nordheim-Tunneln verwendet wird, und zwingt den Entwurf, um eine höhere Tunnelspannung, die neue Lasten auf andere Teile des Chips setzt verwenden.

Ein Ladungsfallenzelle ist relativ immun gegen solche Schwierigkeiten, da die Ladungsfallenschicht ein Isolator ist. Ein Kurzschluss erstellt von einem Oxid Defekt zwischen der Ladungs-Trapping-Schicht und der Kanal abfließen nur die Elektronen in unmittelbaren Kontakt mit dem kurzen, so dass die anderen Elektronen vorhanden, um auch weiterhin die Schwellenspannung des Transistors zu steuern. Da Kurzschlüsse weniger problematisch, kann ein dünner Tunneloxidschicht Erhöhung der Fallenschicht Kopplung an den Kanal und führt zu einer schnelleren Programmgeschwindigkeit und Löschen mit niedrigeren Tunnelspannungen verwendet werden. Die unteren Tunnelspannungen wiederum legen weniger Belastung auf die Tunneloxidschicht, die eine geringere Anzahl Gitterstörungen.

Ein weiterer wichtiger Vorteil der Verwendung einer Ladungs-Trapping-Zelle ist, dass die dünne Ladungsfallenschicht reduziert kapazitive Kopplung zwischen benachbarten Zellen, um die Leistung und Skalierbarkeit zu verbessern.

Getting die Ladung auf der Ladungsfallenschicht

Elektronen werden auf die Ladungsfallenschicht ähnlich wie die Art und Weise, die Floating-Gate-NOR-Flash programmiert, durch Injektion heißer Kanalelektronen Mechanismus auch als Injektion heißer Ladungsträger bekannt verschoben. Kurz gesagt, wird eine hohe Spannung zwischen dem Steuergate angeordnet, während ein Medium-Hochspannung an der Source und der Drain, während ein Strom von der Source zum Drain induziert wird. Jene Elektronen, die genügend Energie beim Durchlaufen durch die Hochfeldbereich in der Nähe des Drain wird aus dem Kanal abkochen gewonnen haben, in die Ladungseinfangschicht, wo sie zur Ruhe kommen injiziert werden.

Entfernen einer Ladung von der Ladungsfallenschicht

Ladungs-Trapping-Flash wird über Injektion heißer Löcher gelöscht, im Gegensatz zu dem Fowler-Nordheim-Tunneln Ansatz sowohl in NAND- und NOR-Flash für die Löschung verwendete. Bei diesem Verfahren wird ein Feld, anstatt die in FN verwendet Strom, um Löcher in Richtung der Ladungsfallenschicht zu bewegen, um die Ladung zu entfernen.

Herstellungs Charge-Trapping-Flash

Ladungs-Trapping-Flash ist ähnlich wie bei der Herstellung, um Floating-Gate-Flash mit bestimmten Ausnahmen, die Herstellung zu vereinfachen dienen.

Materialien Differenzen aus Floating-Gate-

Sowohl Floating-Gate-Flash-und Charge-Trapping-Flash verwenden eine gestapelte Gate-Struktur, in der ein Floating-Gate oder Ladungsfallenschicht unmittelbar über dem Kanal liegt und unter einem Steuergate. Das Floating-Gate oder Ladungseinfangschicht aus dem Kanal durch eine Tunneloxidschicht und vom Steuergate durch eine Gateoxidschicht isoliert ist. Materialien für alle diese Schichten sind die gleichen, mit Ausnahme der Speicherschicht, der leitfähigen Polysilizium für die Floating-Gate-Struktur und ist typischerweise Siliziumnitrid zur Ladungseinfangschicht.

Relationship of Charge Trapping auf Silizium-Nanokristallen

Freescale Semiconductor stellt eine ähnliche Technologie das Unternehmen als "Thin Film Storage" in seiner Mikrocontroller oder MCU Linie. Das Freescale Ansatz verwendet Silizium-Nanokristallen als leitende Inseln in einer nichtleitenden Schicht aus Siliziumoxid.

Wie die konventionelleren Siliziumnitrid Ladung abzufangen, Elektronen nicht von einer Seite des Floating-Gate fließen in die andere, die sich Verschleiß der Zelle.

Diese Nanokristall-Ansatz wird im Volumen von Freescale hergestellt und Ladungseinfang Lagerung im Allgemeinen ist in der Entwicklung bei ST Microelectronics, Philips, Renesas, Samsung, Toshiba, Atmel und Spansion.

Prozessunterschiede von Floating-Gate-

Da die Nitrid Ladungseinfangschicht nichtleitend ist, braucht es nicht, um strukturiert werden - alle Ladungsfallen bereits voneinander isoliert. Dies kann zur Vereinfachung der Herstellung werden.

Floating-Gate-Strukturen wurden aufwendigere Gate-Dielektrika in den letzten paar Generationen Prozess erforderlich ist und heute verwenden häufig eine ONO-Struktur, die komplizierter herzustellen ist und unnötig in einer Ladungsfallen Blitz.

Ein Vorteil der Nitridschicht ist, dass es weniger empfindlich auf hohe Temperatur Herstellungsverarbeitung als das Polysilizium in einem Floating-Gate verwendet. Dies vereinfacht die Verarbeitung der Schichten über der Ladungseinfangschicht.

Spansion hat in einer Marketing-Broschüre behauptet, dass die Bearbeitungskosten eines MirrorBit NOR-Flash-Wafer ist geringer als die eines herkömmlichen Floating-Gate-Wafer, da es 10% weniger Photolithographiemaske Schritte, und 40% weniger "kritische" Schritte Marketingmaterialien von Infineon zeigten, dass 15% weniger Maskenschritte waren erforderlich, um Ladungsfänger-NAND-Flash zu machen, als um das Äquivalent Floating-Gate-Produkt herzustellen.

MirrorBit-Flash-Speicher

Spansions MirrorBit Flash und Saifun NROM gibt zwei Flash-Speicher, der eine Ladungsfänger-Mechanismus in Nitrid zu zwei Bits auf dieselbe Zelle effektiv verdoppelt die Speicherkapazität eines Chips zu speichern. Dies geschieht, indem Ladungen auf jeder Seite der Ladungsauffangschicht erfolgt. Die Zelle wird mit Hilfe Vorwärts- und Rückwärtsströme durch den Kanal, um auf beiden Seiten der Ladungsfalle zu lesen zu lesen.

MirrorBit-Betrieb - immer 2 Bits auf die Zelle

Während CHE Programmieren der heiße Elektronen von dem Kanal in die Ladungseinfangschicht in Richtung der vorgespannten Drain-Ende des Kanals eingespritzt wird, aber nicht von der schwimmenden Source-Ende des Kanals. Indem des Transistors Source und Drain von einem Ende des Kanals zum anderen zu wechseln, können Ladungen injiziert und über jedem Ende des Kanals in die Ladungseinfangschicht gespeichert werden.

In ähnlicher Weise kann ein Ende des Ladungseinfang Zelle, indem das Löschfeld an einem oder dem anderen Ende des Kanals, so dass das andere Ende zu schweben, wie in Abbildung 3 dargestellt gelöscht Band-zu-Band-Hot-Hole-Erase erzeugt Löcher, die lokal eingefangen werden, von denen einige mit Elektronen rekombinieren, um die Ladung von dem Ende der Ladungsfalle zu entfernen.

Lese 2 Bits aus der Zelle

Die MirrorBit Lesevorgang sehr einfach durch Umkehren der Source- und Drainkontakte ausgeführt. Die Übergangsverarmungsbereich, der sich von der Drain-Seite schirmt den Kanal von der Ladung auf der Seite der Ladungsfallenzelle, die den Drain überdeckt. Das Nettoergebnis davon ist, dass der ablaufseitige Lade hat wenig Einfluss auf die mit dem laufenden über den Kanal, während die Source-seitige Ladung bestimmt die Schwelle des Transistors.

Wenn Source und Drain vertauscht sind, bestimmt Ladung der entgegengesetzten Seite der Schwelle des Transistors.

Auf diese Weise zwei unterschiedliche Ladungspegel an beiden Enden des Ladungseinfang Zelle wird mit zwei verschiedenen Ströme durch die Zelle fließen, abhängig von der Richtung des Stromflusses.

Zukünftige Ladungseinfangschicht Wegbeschreibung

Ladungsfänger NAND - Samsung und andere

Samsung Electronics im Jahr 2006 offenbarte seine Forschung über die Verwendung von Charge-Trapping-Flash, um anhaltende Skalierung der NAND-Technologie mit Zellstrukturen ähnlich wie bei den planaren Strukturen im Einsatz zu diesem Zeitpunkt zu ermöglichen. Die Technik hängt von einer SONOS oder MONOS Kondensatorstruktur, die Speicherung der Informationen in Ladungsfallen in der Nitridschicht.

Samsung offen zwei Zellstrukturen: TANOS für 40 nm, in dem Forscher angenommen, dass die vorhandenen 3D-Cap-Struktur konnte nicht hergestellt werden und THNOS, in dem das Aluminiumoxid wäre mit einem nicht genannten High-k-dielektrischen Material ersetzt werden. Die High-k-Material müsste längeren Retentionszeiten als der Aluminiumoxidstruktur ergeben.

In einer Kappenstruktur das Steuergate wird verlängert, um eine Barriere zwischen benachbarten Floating-Gates in einer herkömmlichen Floating-Gate-Zelle zu bilden.

Im Laufe der nächsten fünf Jahre viele Gerätedesigner Wege gefunden, um die Cap-Struktur zu drücken, um immer strengere Prozessgeometrien, erfolgreich produzieren NAND an der 30 nm-Knoten mit diesem Ansatz.

Charge-Trapping wird immer noch als Zukunftstechnologie für NAND-Flash angesehen, aber es ist angedacht mehr für vertikale Strukturen als bei planaren Zellen.

Warum NAND braucht Ladungsfallentechnik

NAND-Flash ist sehr aggressiv Als Verfahren migrieren Skalierung, die Breite der Schnittstelle der Steuer-Gate und dem schwebenden Gate schrumpft proportional zum Quadrat der Schrumpfung und der Abstand zwischen schwebenden Gates schrumpft im Verhältnis zu der schrumpft, aber die Schwimm Dicke Tores bleibt gleich. Dies bedeutet, dass die Kopplung zwischen benachbarten Floating-Gates größer wird als die Kopplung zwischen dem Steuergate und dem schwebenden Gate, was zu einer Beschädigung der Daten zwischen benachbarten Bits.

Als Verfahren weiter schrumpfen, wird dies zunehmend problematisch. Aus diesem Grund wird das Steuergate in der modernen NAND Flash neu konfiguriert worden ist, um das Floating-Gate zu begrenzen. In einer Kappenstruktur das Steuergate wird verlängert, um eine Barriere zwischen benachbarten Floating-Gates in einer herkömmlichen Floating-Gate-Zelle Dies dient zur Kopplung an den benachbarten schwebenden Gate zu verringern und gleichzeitig die Kopplung zwischen dem schwebenden Gate und dem Steuer-Gate zu bilden. Ein Nachteil ist, daß das Steuergate koppelt, um den Kanal, so dass Maßnahmen getroffen werden müssen, um diese Kopplung zu minimieren.

Es wurde 2006, dass die bestehende Floating-Gate-Cap-Struktur nicht auf Prozesse kleiner ist als die 50 nm-Knoten hergestellt werden, aufgrund von Schwierigkeiten bei der Herstellung des Komplexes dreischichtigen ONO Gateoxid dass diese Vorrichtungen erfordern angenommen.

Samsung sogar Ende 2006 bekannt gegeben, dass bis zum Jahr 2008, es wäre so ein Gerät in die Produktion an der 40-nm-Prozessknoten setzen, aber im Laufe der fünf Jahre nach dieser Ankündigung viele Gerätedesigner Wege gefunden, um die Cap-Struktur zu drücken, um immer strengere Prozessgeometrien, erfolgreich produziert NAND bis zu 20 nm-Knoten mit diesem Ansatz.

Der Ansatz Ladungseinfangschicht noch als Zukunft für NAND-Flash für Prozesse kleiner als 20 nm angesehen und wird sowohl für ebene als auch vertikale 3D-Strukturen berücksichtigt.

Wenn diese Änderung auftreten

Heute SanDisk behauptet, dass das Unternehmen erwartet weiterhin herkömmlichen NAND-Strukturen in einem zweiten Knoten in der 10-19 nm-Bereich zu nutzen. Dies impliziert, dass Standard-Device-Strukturen könnte anstelle jedoch die Herausforderungen der Herstellung einer zuverlässigen Floating-Gate werden schwerer mit jedem Prozess Schrumpf bleiben, bis die Industrie 10 nm erreicht.

Auf der anderen Seite, der International Technology Roadmap for Semiconductors Prozess Technologie-Roadmap für 2010 Process Integration, Geräte und Strukturen Tabellen zeigen Verabschiedung der Ladungsfänger ab 22 nm im Jahr 2012, und zum Mainstream im Jahr 2014 mit dem 20 nm-Prozess.

Es ist möglich, dass eine ebene ladungseinfangende Zelle wird für zukünftige Verfahren verwendet werden. Keine Hersteller noch ihre Prozesse für Geometrien kleiner als 19 nm offenbart.

Ladungs-Trapping-Schichten für senkrechte Konstruktionen

Vertikale Strukturen werden als logische nächste Schritt für NAND-Flash zu sehen ist, wird, sobald weitere horizontale Skalierung nicht lebensfähig. Da vertikale Merkmale können nicht seitlich geätzt werden, wird zu einer Ladungsfallenschicht eine sehr interessante Art und Weise, um eine vertikale NAND-Flash-String zu bauen.

Toshiba und Samsung Prototypen für vertikale Ladungsfänger-NAND-Strukturen offenbart.

Toshibas BiCS und Samsungs 3D-NAND-

Toshiba und Samsung wurden Mittel zum Aufbau einer Standard-NAND-Flash-Bitfolge vertikal statt horizontal, um die Anzahl der Bits in einem gegebenen Bereich von Silicium erhöht entwickeln.

Eine grobe Vorstellung von dem Querschnitt der dies in 6 gezeigt In dieser Zeichnung die roten Bereiche stellen leitenden Polysilizium, ist der blaue Siliziumdioxid isolierenden Schichten, und die gelbe ist die Nitrid Ladungseinfangschicht.

Die vertikalen Strukturen sind Zylinder, die einen Kanal, der in wechselnden Dielektrikum und Charge-Trapping-Schichten gewickelt ist zu implementieren. Eine solche Vorrichtung, Schichten aus leitendem Polysilizium und Siliziumdioxid dielektrischen zunächst auf einem Siliciumsubstrat, das Standard-CMOS-Logik-Elemente enthält, abgeschieden herzustellen. Ein Graben wird dann geätzt und die Wände werden zuerst mit Siliziumdioxid, dann Siliziumnitrid, dann noch eine Siliziumdioxidschicht aufgebracht und bildet die Gate-Dielektrikum, die Ladungseinfangschicht und das Tunnel-Dielektrikum in dieser Reihenfolge. Schließlich das Loch mit leitenden Polysilizium, die den Kanal bildet, gefüllt. Die alternierenden Schichten aus leitendem Polysilizium Funktion wie die Steuer-Gates in dieser Struktur.

Dieser Aufbau nutzt den Vorteil der Tatsache, dass die Ladungsfangschicht muss nicht zwischen jedem Steuergate isoliert werden, so braucht es nicht in vertikaler Richtung geätzt werden.

Ladungs-Trapping in Embedded-Speicher

Ein Vorteil, den Fallenblitzladung hat gegenüber anderen Technologien ist, dass es relativ einfach mit einem Standard-Logikverfahren integriert werden. Ein Standard-Logik-Verfahren kann auf eine logische-plus-Flash-Verfahren durch die Zugabe von drei Hochspannungsmasken und drei weitere Kern CTF Masken umgewandelt werden und keiner dieser sechs Masken ist eine kritische Schicht Alle anderen logischen Prozesse direkt freigegeben werden.

Weiterführende Literatur

  •  Pressemitteilung, "Samsung packt 40nm Ladungseinfangschicht Flash-Gerät", Solid State Technology, 11. September 2006.
  •  Kinam Kim, "Technik für Sub-50nm-DRAM und NAND-Flash-Produktion," Electron Devices Meeting 2005 IEDM Technical Digest, Seiten. 323- 326.
  •  Sanghun Jeon et al. "High Work-Funktion Metall-Gate-und High-κ-Dielektrika für die Ladungsfalle Flash-Speichergerät-Anwendungen", IEEE Trans. Elect. Dev., Vol. 52 Nr. 12, pp. 2654-2659, Dezember 2005.
  •  Saied Tehrani, et al. "Die Zukunft der Ladungsfallen Flash-Speicher", EE Times, 17. Juni 2013
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