Design für die Prüfung

Design für Prüfstände für IC-Design-Techniken, die bestimmte Testbarkeit Funktionen eines Hardware-Produkt-Design hinzuzufügen. Die Prämisse der zusätzlichen Features ist, dass sie es leichter zu entwickeln und anzuwenden, Fertigungstests für die entwickelte Hardware. Der Zweck des Herstellungstests ist es, zu bestätigen, dass das Produkt Hardware enthält keine Fabrikationsfehler, die sonst nachteilig korrekte Funktionsweise des Produkts beeinträchtigen können.

Die Tests werden in mehreren Schritten in der Hardware-Fertigungsfluss angewendet und für bestimmte Produkte, können auch für Hardware-Wartung in der Umgebung des Kunden verwendet werden. Die Tests werden im Allgemeinen durch die Testprogramme, die in Automatic Test Equipment auszuführen oder, im Falle der Wartung des Systems, in dem zusammengebauten System selbst angetrieben. Neben der Suche nach und Anzeigen des Vorhandenseins von Defekten kann Tests durchführen, um diagnostische Informationen über die Art des aufgetretenen Test nicht anmelden. Die Diagnoseinformation kann verwendet werden, um die Fehlerquelle zu lokalisieren.

In anderen Worten, wird die Antwort von Vektoren von einem guten Stromkreis mit der Reaktion von Vektoren von einem DUT verglichen. Wenn die Antwort ist die gleiche oder übereinstimmt, ist die Schaltung gut. Ansonsten ist die Schaltung nicht hergestellt, wie es beabsichtigt ist, dies zu tun.

DFT spielt eine wichtige Rolle bei der Entwicklung von Testprogrammen und als Schnittstelle zur Testanwendung und Diagnostika. Automatische Testmustererzeugung oder ATPG, ist viel einfacher, wenn entsprechende DFT-Regeln und Anregungen umgesetzt.

Geschichte

DFT-Techniken sind mindestens seit den frühen Tagen der elektrischen / elektronischen Datenverarbeitungsanlagen eingesetzt. Frühe Beispiele aus den 1940er / 50er Jahren sind die Schalter und Instrumente, die ein Ingenieur zu "scannen" die Spannung / Strom an einigen internen Knoten in einer analogen Computer erlaubt. DFT ist oft mit Konstruktionsänderungen, die einen verbesserten Zugang zu inneren Schaltungselementen, so dass der lokale interne Zustand steuerbar und / oder beobachtet leichter die verbunden. Die Design-Modifikationen können in der Natur streng physikalischen und / oder fügen Sie aktive Schaltungselemente, um die Steuerbarkeit / Beobachtbarkeit zu erleichtern. Während Steuerbarkeit und Beobachtbarkeit Verbesserungen für die interne Schaltungselemente sind auf jeden Fall wichtig für Test, sind sie nicht die einzige Art von DFT. Andere Richtlinien, zum Beispiel, befassen sich mit den elektromechanischen Eigenschaften der Grenzfläche zwischen dem Produkt im Test und der Test-Equipment. Beispiele sind Leitlinien für die Größe, Form und Abstand der Sonde Punkte oder der Vorschlag, einen hochohmigen Zustand an die Fahrer zu sondiert Netze, so dass die Gefahr der Beschädigung von Rückfahr gemildert angebracht hinzuzufügen.

Im Laufe der Jahre hat die Branche entwickelt und verwendet eine Vielzahl von mehr oder weniger detaillierte und mehr oder weniger formale Richtlinien für die gewünschte und / oder obligatorische DFT-Schaltung Modifikationen. Das gemeinsame Verständnis der DFT im Rahmen der Electronic Design Automation für die moderne Mikroelektronik ist zu einem großen Teil von den Fähigkeiten der kommerziellen DFT Software-Tools, sowie von der Kompetenz und Erfahrung eines professionellen Gemeinschaft von DFT-Ingenieure die Erforschung, Entwicklung und Verwendung förmige solche Werkzeuge. Ein Großteil der im Zusammenhang Körper DFT Wissen konzentriert sich auf digitale Schaltungen während DFT für Analog / Mixed-Signal-Schaltungen nimmt ein wenig von einem Rücksitz.

Ziele der DFT für die Mikroelektronik-Produkte

DFT beeinflusst und hängt von den für die Testentwicklung, Testanwendung, und Diagnose-Methoden.

Die meisten toolgestützten DFT praktiziert in der Industrie heute, zumindest für digitale Schaltungen, auf einem Strukturtestparadigma sagt. Strukturtest keinen direkten Versuch, festzustellen, ob die Gesamtfunktionalität der Schaltung korrekt ist. Stattdessen versucht sie, stellen Sie sicher, dass die Schaltung korrekt von einigen Low-Level-Bausteine ​​zusammengesetzt worden ist, wie in einem Strukturnetzliste angegeben. Zum Beispiel werden alle angegebenen Logikgatter vorhanden, ordnungsgemäß funktioniert und richtig angeschlossen? Die Bedingung ist, dass, wenn die Netzliste korrekt ist, und Strukturtests wurde die korrekte Montage der Schaltungselemente bestätigt, dann wird die Schaltung sollte ordnungsgemäß funktionieren werden.

Beachte, dass dies sehr von Funktionstests, die überprüfen, ob der im Test befindlichen Schaltung arbeitet nach seiner funktionalen Spezifikation versucht. Dies ist eng mit funktionalen Verifikation Problem der Bestimmung, ob die durch die Netzliste angegebenen Schaltung erfüllt die funktionalen Spezifikationen bezogen, vorausgesetzt, es richtig gebaut wird.

Ein Vorteil der Struktur Paradigma ist, dass Testgenerierung kann auf Prüfung einer begrenzten Anzahl von relativ einfachen Schaltungselemente anstatt mit einer exponentiell explodierende Vielzahl von Funktionszustände und Zustandsübergänge befassen konzentrieren. Während die Aufgabe des Testens einer einzigen Logikgatter zu einem Zeitpunkt einfach klingt, gibt es ein Hindernis zu überwinden. Für die heutige hochkomplexe Designs sind die meisten Toren tief eingebetteten während das Testgerät nur auf die primären Ein- / Ausgänge und / oder einige physikalische Testpunkten verbunden ist. Die eingebetteten Gates daher muss durch dazwischenliegende Schichten von Logik manipuliert werden. Wenn die dazwischen Logik enthält Zustandselemente, dann ist die Ausgabe von einer exponentiell explodierenden Zustandsraum und Zustandsübergangs Sequenzierung erstellt ein unlösbares Problem für die Testgenerierung. Zur Vereinfachung der Testgenerierung, DFT behandelt das Problem Erreichbarkeit, indem die Notwendigkeit für komplizierte Zustandsübergangssequenzen, wenn sie versuchen zu kontrollieren und / oder beobachten, was zu einem bestimmten internen Schaltungselement passiert. In Abhängigkeit von den DFT-Auswahl während der Schaltungsentwicklung / Umsetzung gemacht wird, kann die Erzeugung von Strukturtests für komplexe Logikschaltungen mehr oder weniger automatisiert oder selbst automatisiert werden. Eines der Hauptziele der DFT-Methoden, damit ist es, Designern, Kompromisse zwischen der Menge und Art der DFT und der Kosten / Nutzen der Testgenerierung Aufgabe zu machen.

Ein weiterer Vorteil ist es, eine Schaltung für den Fall von Schwierigkeiten sicherstellen zukünftig zu diagnostizieren. Es ist wie das Hinzufügen einige Funktionen oder Bestimmungen bei der Gestaltung, so dass Gerät kann im Falle eines Fehlers während ihrer Verwendung geprüft werden.

Ich freue mich auf

Eine Herausforderung für die Industrie ist mit den raschen Fortschritte in der Chip-Technologie Schritt halten, ohne gezwungen zu sein, die Testgeräte kontinuierlich zu aktualisieren. Modernen DFT-Techniken, daher müssen Optionen, die nächste Generation Chips und Baugruppen auf vorhandenen Testgeräten getestet und / oder Verringerung der Anforderungen / Kosten für neue Prüfmittel erlauben bieten. Als Ergebnis werden DFT-Techniken fortlaufend aktualisiert, wie zB Einbau von Kompression, um sicherzustellen, dass Tester Anwendungszeiten bleiben in bestimmten Grenzen durch den Kostenziel für die Produkte im Test bestimmt.

Diagnostics

Speziell für fortschrittliche Halbleitertechnologien, wird es einige der Chips auf jedes hergestellte Wafer erwartet enthalten Mängeln, die sie nicht-funktionalen rendern. Das primäre Ziel des Tests ist zu finden und diese zu trennen nichtfunktionellen Späne von den voll funktions diejenigen, was bedeutet, dass eine oder mehr Antworten durch den Tester von einem nicht-funktionsfähigen Chip unter Test erfasst unterscheiden sich von der erwarteten Antwort. Der Anteil der Chips, die Prüfung nicht, daher sollte in engem Zusammenhang mit der erwarteten Funktionsausbeute für diese Chip-Typ sein. In der Realität ist es jedoch nicht ungewöhnlich, dass alle Chips eines neuen Chip-Typ, das zu der Testboden erstmals versagen. In diesem Fall müssen die Chips durch eine Debug-Prozess, um den Grund für die Nullzinssituation zu identifizieren versucht zu gehen. In anderen Fällen kann der Testfall-out höher als erwartet / akzeptabel sein oder schwanken plötzlich. Wieder haben die Chips zu einer Analyse unterzogen, um die Ursache für die übermäßige Testherausfall identifizieren.

In beiden Fällen kann wichtige Informationen über die Natur der zu Grunde liegende Problem darin, wie die Späne beim Test nicht ausgeblendet werden. Um eine bessere Analyse zu erleichtern, zusätzliche Fehlerinformationen über eine einfache Pass / Fail wird in eine nicht-Log gesammelt. Die fehler Protokoll enthält in der Regel Informationen darüber, wann, wo und wie der Test fehlgeschlagen. Diagnose versuchen, aus dem nicht log, zu dem logischen / physischen Standort innerhalb des Chips das Problem wahrscheinlich begann abzuleiten. Indem Sie eine große Anzahl von Fehlern durch den Diagnoseprozess, genannt Volumen Diagnostik, können systematische Ausfälle identifiziert werden.

In einigen Fällen, eingebettet oder Standalone-Speicher) kann es möglich sein, einen Fehler zu prüfenden Schaltung zu reparieren. Zu diesem Zweck müssen die fehlerhafte Diagnoseeinheit schnell zu finden und erstellen Sie einen Arbeitsauftrag für die Reparatur / ersetzen die fehlerhafte Einheit.

DFT-Ansätze können mehr oder weniger Diagnosefreundlich sein. Die damit verbundenen Ziele der DFT sind, um zu ermöglichen / erleichtern nicht die Datenerfassung und Diagnose in einem Ausmaß, intelligente Fehleranalyse Stichprobenauswahl aktivieren können, sowie zur Verbesserung der Kosten, Genauigkeit, Geschwindigkeit und Durchsatz von Diagnostik und FA.

Scan-Design

Die häufigste Methode zur Bereitstellung von Testdaten von der Chipeingängen der internen Schaltungen im Test und Beobachtung ihrer Ausgänge heißt Scan-Entwurf. Im Scan-Design, werden die Register in dem Entwurf in einer oder mehreren Scan-Ketten, die verwendet werden, um Zugriff auf die internen Knoten des Chips zu erlangen verbunden. Testmuster werden in über die Scan-Kette verschoben werden funktionelle Taktsignale getaktet, um die Schaltung während der "Erfassungszyklus" zu testen, und die Ergebnisse werden dann herausgeschoben, um Chip-Ausgangs-Pins und Vergleich gegen die erwarteten "gute Maschine" Ergebnisse.

Einfachen Anwendung der Scan-Techniken können in großen Vektorsätze mit entsprechenden langen Tester Zeit und Speicherbedarf führen. Testkompressionstechniken dieses Problem anzugehen, durch Dekomprimieren des Scan-Eingang auf dem Chip und Komprimieren der Testausgabe. Große Gewinne sind möglich, da eine bestimmte Testvektor in der Regel muss nur gesetzt und / oder überprüft einen kleinen Bruchteil der Scan-Ketten-Bit.

Die Ausgabe eines Scan-Design können in Formen wie Serial Vector Format zur Verfügung gestellt werden, die von Testausrüstung ausgeführt werden.

Debug unter Verwendung von DFT-Funktionen

Zusätzlich dazu, dass nützlich für die Herstellung von "Go / No Go" Prüfung, Scan-Ketten können ebenfalls verwendet werden, um "debug" Chip-Designs. In diesem Zusammenhang wird der Chip im normalen "Funktionsmodus" erteilt. Zu jeder Zeit kann der Chip-Takt angehalten werden, und der Chip in "Testmodus" neu konfiguriert. An diesem Punkt kann das volle interne Zustand heraus geworfen werden, oder setzen Sie auf beliebige Werte, durch die Verwendung der Scan-Ketten. Eine weitere Verwendung der Scan-to-Debug-Hilfe besteht aus Scannen in einem Anfangszustand auf alle Speicherelemente und dann zurück zum Funktionsmodus zu gehen, um die Systemdebugging durchzuführen. Der Vorteil ist, um das System in einen bekannten Zustand, ohne durch viele Taktzyklen zu bringen. Diese Verwendung von Scan-Ketten, zusammen mit den Taktsteuerschaltungen sind eine relevante Teildisziplin der Logik-Design namens "Design for Debug" oder "Design for Debuggability".

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