AMD 10h

Der AMD Familie 10h, oder K10, ist ein Mikroprozessor-Mikroarchitektur von AMD. Zwar gab es einmal berichtet, dass die K10 hatte für Desktops nach und startet am 11. November 2007 als die unmittelbaren Nachfolger der K8 abgesagt am 10. September 2007 die ersten der dritten Generation Opteron-Produkte für Server wurden ins Leben gerufen, mit den Phenom-Prozessoren Reihe von Prozessoren.

Nomenklaturen

Es wird allgemein von der PC-Gemeinschaft wahr, dass aus der Zeit nach der Verwendung von dem Codenamen K8 für die AMD K8 oder Athlon 64 Prozessorfamilie, nicht mehr verwendet AMD K-Nomenklaturen da kein K-Nomenklatur Namenskonvention über K8 hat in offiziellen AMD erschienen Dokumente und Pressemitteilungen nach dem Beginn des Jahres 2005.

Der Name "K8L" wurde zuerst von Charlie Demerjian, einer der Autoren der Inquirer im Jahr 2005 geprägt wurde, und wurde von der weiteren IT-Community als eine bequeme Kurzform verwendet werden, während laut AMD offiziellen Dokumenten, die Prozessor-Familie wurde als "AMD Weiter Generation Prozessortechnologie ".

Die Mikroarchitektur wurde auch als Sterne bezeichnet, da die Codenamen für Desktop-Prozessoren wurde unter Sternen oder Sternbilder benannt.

In einem Video-Interview, Giuseppe Amato bestätigt, dass der Codename ist K10.

Es zeigte sich, von The Inquirer selbst, dass der Codename "K8L" bezog sich auf einen Low-Power-Version des Familien K8, später den Namen Turion 64, und das K10 war der offizielle Codename für die Mikroarchitektur.

AMD bezeichnet sie als Familie 10h-Prozessoren, wie es ist der Nachfolger der Familie 0Fh Prozessoren. 10h und 0Fh auf die Hauptergebnis der CPUID-x86-Prozessor-Anweisung. In hexadezimale Zahlen, gleich 0Fh die Dezimalzahl 15 und 10h entspricht dezimal 16.

Funktionsübersicht

  •  höchstens zwei nicht-Displaymonitore und ein Maximum von zweiten Anzahl von Displaymonitoren, aber maximal sechs!


Zeitplan der Markteinführung und Auslieferung

Zeitleiste

Historische Angaben

Im Jahr 2003 skizziert AMD die Eigenschaften zu den kommenden Generationen von Mikroprozessoren nach dem K8-Prozessoren in verschiedenen Veranstaltungen und Analystenkonferenzen, einschließlich der Microprocessor Forum 2003 umrissen Funktionen, die von den Mikroprozessoren der nächsten Generation eingesetzt werden, sind wie folgt:

  • Gewinde Architekturen.
  • Chip-Ebene Multiprocessing.
  • Massen MP Maschinen.
  • 10 GHz Betrieb.
  • Wesentlich höhere Leistung superskalare, out of order CPU-Kern.
  • Riesige Caches.
  • Medien / Vektor-Verarbeitungserweiterungen.
  • Zweig und Speicher Hinweise.
  • Sicherheit und Virtualisierung.
  • Verbesserte Verzweigungsvorhersage.
  • Statische und dynamische Power-Management.

Am 13. April 2006 Henri Richard, AMD Executive Vice President und Chief Officer für Marketing und Vertrieb, bestätigt die Existenz der neuen Mikroarchitektur in einem Interview.

Im Juni 2006 hatte AMD Executive Vice President Henri Richard ein weiteres Interview mit DigiTimes kommentierte die kommenden Prozessor-Entwicklungen:

Bestätigung der Zeitrahmen

Am 21. Juli 2006 hat AMD President und Chief Operating Officer Dirk Meyer und Senior Vice President Marty Seyer bestätigt, dass der Starttermin der neuen Mikroprozessoren der Revision H unter der neuen Mikroarchitektur ist für Mitte 2007 geplant; und dass es einen Quad-Core-Version für Server, Workstations und High-End-Desktops sowie ein Dual-Core-Version für Verbraucher Desktops enthalten. Einige der Revision H Opterons im Jahr 2007 ausgeliefert werden eine Thermal Design Power von 68 W. haben

Am 15. August 2006 bei der Vorstellung der ersten Socket F Dual-Core-Opterons, kündigte AMD, dass die Firma hatte die endgültige Planung des Quad-Core-Opteron Teile erreicht. Die nächsten Schritte sind die Prüfung und Validierung, mit Probenahme nach einigen Monaten folgen.

Am 29. Juni 2007 festgestellt, dass AMD-Prozessoren mit dem Codenamen Barcelona-Server wird im August 2007 versandt und entsprechende Server-Systemen von Partnern wird im September des gleichen Jahres zu versenden.

Am 13. August wurden die gemeldete Schiff Termine für die ersten Barcelona-Prozessoren gesetzt zum 10. September 2007. Sie kündigte den Opteron 2348 und 2350 wird Kernfrequenzen von 1,9 GHz und 2,0 GHz zu haben.

TLB-Bug

Im November 2007 hat AMD gestoppt Lieferung von Barcelona-Prozessoren nach einem Fehler in der Adressenübersetzungspuffers von Schritt B2 entdeckt wurde, die nur selten zu einer Race-Bedingung und somit einem Systemabsturz führen kann. Ein Patch im BIOS oder Software arbeiteten rund um die Fehler durch die Deaktivierung Cache für Seitentabellen, aber es zu einer 5 bis 20% Leistungseinbußen verbunden war. Kernel-Patches, die diese Strafe fast vollständig vermeiden würde wurden für Linux veröffentlicht. Im April 2008 wurde das neue Stepping B3 auf den Markt brachte AMD, darunter ein Fix für den Bug sowie weitere kleinere Verbesserungen.

Interne Codenamen

Ab November 2006 zugespielt Berichte die kommenden Desktop-Teil Codenamen Agena, Agena FX und die Kernzahlen der Teile im Bereich von 2,4 GHz - 2,9 GHz bzw. 512 KB L2-Cache jeder Kern, 2 MB L3-Cache, mit Hypertransport 3.0, mit eine TDP von 125 W. In den jüngsten Berichten, Single-Core-Varianten und Dual-Core mit oder ohne L3-Cache sind unter dem gleichen Mikroarchitektur.

Während der AMD Analyst Day 2006 am 14. Dezember 2006 gab AMD ihrer offiziellen Zeitplan für Server-, Desktop- und Mobil-Prozessoren. Für die Server-Segment, wird AMD zwei neue Prozessoren auf Basis der Architektur mit dem Codenamen "Barcelona" und "Budapest" für 8/4/2-Wege-und 1-Wege-Server jeweils zu enthüllen. Für das zweite Halbjahr 2007 wird die Hypertransport 3.0 und Sockel AM2 + enthüllt werden, die für die konkrete Umsetzung des oben genannten Verbraucher Quad-Core-Desktop-Chip-Serie entwickelt wurden, mit Namenskonvention wechselt von Städtenamen, um Sterne oder Sternbilder nach, dass, wie Agena ; Darüber hinaus wird der AMD Quad FX und seiner unmittelbaren Nachfolger der High-End-Enthusiasten Dual-Prozessor-Versionen des Chips, wie Agena FX mit dem Codenamen zu unterstützen, aktualisiert die Prozessoren Linie für AMDs Quad FX-Plattform. Wie bei den Server-Chips mit dem Codenamen Barcelona, ​​wird die neue Desktop-Quad-Core-Reihe einen gemeinsamen L3-Cache, 128-Bit-Fließkomma-Einheiten und eine verbesserte Mikroarchitektur verfügen. Agena wird die native Quad-Core-Prozessor für den Desktop sein. Kuma, wird ein Dual-Core-Variante folgen im 3. Quartal, während Rana, die Dual-Core-Version ohne L3-Cache ist am Ende des Jahres erwartet.

Nachfolgende Produkteinführungen

Mehr Informationen über die kommende Chip mit dem Codenamen "Montreal" auf dem Server Roadmap mit MCM-Technik von zwei "Shanghai" Kernen mit insgesamt 12 MB L3-Cache mit dem Codenamen AMD K10.5. Die Desktop-Variante für Shanghai wird mit dem Codenamen Ridgeback. Danach ist die Freisetzung von Produkten auf der Basis der Bulldozer-Kerne, die mit integriertem Grafikkern oder native Oktal-Core-Server-Architektur, und der Bobcat-Kern optimiert ist, für Low-Power-Betrieb optimiert.

Modellwechsel Nomenklaturen

Während der Computex 2007 Anfang Juni, neue Informationen über die Namensgebung der kommenden AMD Mikroprozessoren entwickelt. Zusätzliche Abkürzungszeichen für die Leistungsfähigkeit und den Leistungskurve wird die 4-stellige Modellnummer vorangestellt werden.

Die Modellnummern der neuen Linie von Prozessoren wurden offensichtlich von den PR-Bewertungen, die seine Vorgänger, die Prozessoren der Serie Athlon 64 verwendet, verändert. Wie von DailyTech berichtet, sind die Modellnummern in alphanumerischem Format wie AA-, wo AA sind alphabetischen Buchstaben, der erste Buchstabe, der die Prozessorklasse und die zweite, die den typischen TDP Leistung Umschlag. Der Charakter ist die Serie-Anzeige, die von Branding variiert, und die letzten drei Zeichen sind die Modellnummer, wobei höhere Werte eine höhere Leistung.

Nicht viel Information wurde über die Details der Modellnummern bekannt, aber die Prozessoren werden in drei Segmente unterteilt werden: Premium, Mittelstufe, und Wert. Premium-Segment-Modell Zahlen Prozessorklasse "G", Intermediate Segment "B" und Wert Pegel "L", wie auf der Bahn von der ASRock-Website entdeckt. In ähnlicher Weise drei Ebenen der TDP, "mehr als 65 W", "65W" und "weniger als 65 W", werden durch den Buchstaben "P" angegeben, "S" und "E" sind.

Seit November 2007 hat AMD die Briefe aus den Modellnamen und X2 / X3 / X4 Moniker zur Darstellung der Anzahl der Kerne des Prozessors entfernt, so dass nur eine vierstellige Modellnummer mit dem ersten Zeichen der alleinige Identifikation des Prozessorfamilie , während Sempron blieb mit dem LE-Präfix, wie folgt:

Live-Demonstrationen

Am 30. November 2006 hat AMD live demonstriert die native Quad-Core-Chip als "Barcelona" zum ersten Mal in der Öffentlichkeit bekannt ist, während der Ausführung von Windows Server 2003 64-bit Edition. AMD behauptet, 70% Skalierung der Leistung in der realen Welt Belastungen und bessere Leistung als Intel Xeon 5355-Prozessor mit dem Codenamen Clovertown. Mehr Details zu diesem ersten Revision der nächsten Generation AMD-Mikroprozessor-Architektur haben, die im Internet vor kurzem einschließlich deren Taktraten aufgetaucht.

Am 24. Januar 2007 hat AMD Executive Vice President Randy Allen behauptet, dass in Live-Tests, in Bezug auf eine Vielzahl von Workloads, "Barcelona" war in der Lage bis zu 40% Leistungsvorteil gegenüber dem vergleichbaren Intel Xeon zeigen, mit dem Codenamen Clovertown-Prozessor Quad-Dual- Core-Prozessoren. Die erwartete Performance der Gleitkomma pro Kern würde etwa 1,8-fache der Familie K8 in der gleichen Taktrate sein.

Am 10. Mai 2007 hat AMD hielt eine private Veranstaltung demonstriert die kommenden Prozessoren mit dem Codenamen Agena FX und Chipsätze, mit einem Beweis-System als AMDs Quad FX-Plattform mit einer Radeon HD 2900 XT-Grafikkarte auf der kommenden RD790-Chipsatz wurde das System auch gezeigt, Echt -Zeit Umwandlung eines 720p-Videoclip in einen anderen nicht genannten Format, während alle 8 Kerne wurden zu 100% durch andere Aufgaben ausgereizt.

Schwester Mikroarchitektur

Auch aufgrund in einer ähnlichen Zeitrahmen wird eine Schwester-Mikroarchitektur, die auf einen geringeren Stromverbrauch Chips in mobilen Plattformen sowie mit kleinem Formfaktor Funktionen konzentrieren wird. Diese Mikroarchitektur spezialisierte Funktionen wie Handy optimierte Crossbar-Switch und Speicher-Controller und anderen On-Die-Komponenten enthalten; Link Power Management für Hypertransport 3.0; und andere. Damals AMD einfach nannte es "Neue mobile Core", ohne eine spezifische Codenamen.

Am Tag der Analyst Dezember 2006 bekannt gegeben, Executive Vice President Marty Seyer die neue mobile Core Codename Griffin startete im Jahr 2008 mit vererbten Netzoptimierungen Technologien aus dem K10-Mikroarchitektur, aber auf der Grundlage eines K8-Design

Iterationen der Release

Ende 2007 zur zweiten Quartal 2008, wird es eine Änderung an den Kern, um in 45-nm-Prozessknoten hergestellt werden, mit Erweiterungen wie FB-DIMM-Unterstützung, Direct Connect Architecture 2.0, verbesserte Zuverlässigkeit, Verfügbarkeit und Wartungsfreundlichkeit, und wahrscheinlich mehr für den Prozessorchip. Die Plattform wird auch Unterstützung für I / O-Virtualisierung, PCI Express 2.0, 10-Gigabit-Netzwerkkarte, größere Caches und mehr hinzuzufügen.

Allerdings haben Berichte vorgeschlagen, dass FB-DIMM-Unterstützung war von zukünftigen Roadmaps der Mehrheit der AMD-Produkte fallen gelassen worden, da Popularität ist gering. Außerdem hatte die FB-DIMM Zukunft als Industriestandard in Frage gestellt worden.

Ein Artikel von The Inquirer veröffentlicht bestätigt die frühere Berichte der Zeitleiste. Laut dem Bericht, wird es drei Iterationen des Server-Prozessorkern sein: eines mit dem Namen Barcelona, ​​wegen im 2. Quartal 2007 mit neuen CPU-Kernkomponenten sowie der Mikroarchitektur, aber auf der alten Hypertransport-2.0-Infrastruktur aufgebaut; die zweite ist Budapest für Einzel Sockel-Systeme mit Sockel AM2 + Sockel AM3 oder mit Hypertransport 3.0; und der dritte mit dem Codenamen Shanghai ist ein Update der Server-Chip, der Grundlage von 45-nm-Prozess, wahrscheinlich auch mit Hypertransport 3.0 und DDR3-Implementierung erfolgt in Q1-Q2 2008.

AMD, am 17. September 2007 bekannt gegeben, dass ein Drei-Core-Prozessor wird auch unter dem Phenom Marke Lineup veröffentlicht werden, mit dem Codenamen Toliman. AMD offiziellen antwortete in einem Interview, dass dieses Produkt von ATI Technologien profitiert, um Sicherungen auf die Quad-Core-Prozessor hinzufügen, und Herunterfahren eines der vier Kerne, um sich zu einem Triple-Core-Prozessor, der die Technik hat sich für die Herstellung von einem oder mehreren beliebten Mainstream-GPU-Kerne aus einer High-End-GPU-Kern durch Ausblasen Teile der Schaltung, um R & amp retten; E-Kosten, während Targeting mehr Märkte vor einiger Zeit. Die Triple-Core-Prozessor immer noch die gleichen Spezifikationen für Quad-Core-Varianten, die Benennung von dem Prozessor-Formation nach der AMD-Branding-Schema wird als Phenom Triple-Core-8000-Serie genannt werden, wird der Prozessor Linie auf, was AMD konzentrieren rief der vierte Marktsegment oder das Segment "High-End-Mainstream" neben Wert, Mainstream und Performance-Segmente in einem Interview mit Betanews, die die Zielkunden der Prozessoren sind "diejenigen, die bereit sind, mehr für mehr Leistung zu bezahlen, aber nicht für erforderlich, zu viel Rechenleistung wie Gamer und Systembauer "erforderlich ist, während es gibt Single-Core-Varianten für Low-End-Markt, und Dual-Core-Varianten für Mid-Range-Markt und Quad-Core-Varianten sollten in der High-End-Markt zu sehen ist zur gleichen Zeitrahmen.

Weitere im Jahr 2008 wird AMD Deneb FX für den Ersatz für die AMD Quad FX für den Mainstream einzuführen sowie Deneb. Propos und Regor auch ersetzen Kuma und Rana in den unteren Marktsegmenten. Sockel AM2 + in der Ende 2006 mit dem Namen könnte in der Tat haben die ursprüngliche Sockel AM3, sondern als Namenskonventionen verändert, so dass die nächste Generation von Consumer Desktop-Buchse in der Lage DDR3 wird Sockel AM3 sein.

Eigenschaften

Herstellungstechnologie

AMD hat die in 65 nm Strukturbreite unter Verwendung von Silizium-auf-Isolator-Technologie hergestellt Mikroprozessoren eingeführt, seit der Veröffentlichung von K10 mit dem Volumen Rampe dieses Herstellungsverfahrens zusammenfällt. Die Server werden für Sockel F oder höher 1207-polige Buchse Infrastruktur, die einzige Server-Socket auf AMDs kurzfristigen Roadmap erzeugt werden; die Desktop-Teile werden auf Sockel AM2 und Sockel AM2 + zu kommen.

AMD kündigte während der Technologie-Analyst Day, dass die Verwendung von Continuous Transistor Improvement und gemeinsamen Transistor-Technologie endlich auf die Umsetzung der Silizium-Germanium-auf-Isolator auf 65-nm-Prozess-CPUs führen.

Unterstützte DRAM-Standards

Die Familie K8 wurde als besonders empfindlich auf die Speicherlatenzzeit zu sein, da das Design gewinnt Leistung durch Minimierung dies durch die Verwendung eines On-Die Speicher-Controller; erhöhte Latenz in den externen Modulen negiert die Nützlichkeit der Funktion. DDR2 RAM stellt einige zusätzliche Latenzzeit gegenüber herkömmlichen DDR-RAM, da der DRAM wird intern von einem Takt bei einem Viertel der externen Daten Frequenz angesteuert, um die Hälfte gegenüber, daß der DDR. Doch in Bezug auf DDR und andere Latenzmindernde Eigenschaften, da die Befehlstaktrate in DDR2 verdoppelt wurden eingeführt, gemeinsame Vergleiche basierend auf CAS-Latenzzeit allein nicht ausreichen. Zum Beispiel werden Socket AM2-Prozessoren bekannt, ähnliche Leistung mit DDR2 SDRAM als Sockel 939 Prozessoren, die DDR-400 SDRAM nutzen zu demonstrieren. K10-Prozessoren unterstützen DDR2 SDRAM bis zu DDR2-1066 bewertet.

Höhere Rechendurchsatz

Es wurde auch von verschiedenen Quellen berichtet, dass die Mikroprozessoren zur Durchführung des Mikroarchitektur wird eine Verdoppelung der Breite der SSE Ausführungseinheiten in den Kernen aufweisen. Mit Hilfe der wichtige Verbesserungen im Speichersubsystem sowie die verdoppelte Befehlsabruf und Last, ist zu erwarten, um die Eignung des Prozessors an den wissenschaftlichen und High-Performance-Computing-Aufgaben zu erhöhen und möglicherweise mit Intels Xeon, Core 2 Verbesserung der Wettbewerbsfähigkeit, Itanium 2 und anderen zeitgenössischen Mikroprozessoren.

Viele der Verbesserungen der Rechendurchsatz jedes Kerns sind unten aufgeführt.

Eigenschaften des Mikro

  • Formfaktoren
    • Sockel AM2 + mit DDR2 für die 65-nm-Phenom und Athlon 7000 Series
    • Socket AM3 entweder mit DDR2 oder DDR3 für die 45-nm-Phenom-II-Serie. Beachten Sie, dass, während alle K10 Phenom Prozessoren sind rückwärts mit Sockel AM2 + und Socket AM2, etwa 45 nm Phenom II Prozessoren sind nur für Sockel AM2 + kompatibel.
    • Sockel-F mit DDR2, DDR3 mit Shanghai und später
  • Befehlssatz Ergänzungen und Erweiterungen
    • New Bit-Manipulationsanweisungen ABM: führenden Nullen und Population Count
    • New SSE-Befehle wie SSE4A benannt: kombinierte Maskenschichtanweisungen und Skalar-Streaming-Speicherbefehle. Diese Hinweise sind nicht in Intels SSE4 gefunden
    • Unterstützung für nicht ausgerichteten SSE Last-Betriebsanleitung
  • Ausführungs-Pipeline-Erweiterungen
    • 128-Bit breiten SSE-Einheiten
    • Wider L1-Daten-Cache-Schnittstelle ermöglicht für zwei 128-Bit-Belastungen pro Zyklus
    • Lower Ganzzahldivision Latenz
    • 512-Eintrag indirekten Verzweigungsvorhersageeinrichtung und einen größeren Return-Stack und Verzweigungszielpuffer
    • Side-Band Stapel Optimizer, die sich mit Erhöhen / Verringern des Registers Stapelzeiger durchführen
    • Fastpathed CALL- und RET-Imm Anleitung sowie MOVs von SIMD-Register zu Register für allgemeine Zwecke
  • Integration neuer Technologien auf die CPU-Die:
    • Vier Prozessorkerne
    • Split Power Planes für die CPU-Core-und Speicher-Controller / Northbridge für eine effektivere Energieverwaltung zuerst genannt Dynamische unabhängigen Core-Engagement oder DICE von AMD und jetzt als Enhanced PowerNow !, so dass die Kerne und Northbridge, den Stromverbrauch nach oben oder unten unabhängig skalieren bekannt.
    • Abschalten Abschnitten der Schaltkreise im Kern, wenn er nicht in der Last, mit dem Namen "Cool" Technologie.
  • Verbesserungen in dem Speicherteilsystem:
    • Verbesserungen bei Zugriffslatenzzeit:
      • Unterstützung für Umordnen Lasten vor anderen Ladungen und Speicherungen
      • Aggressiver Befehlsvorabrufgerät, 32 Byte Befehlsvorabruf im Gegensatz zu 16 Bytes in K8
      • DRAM Prefetcher zur Pufferung liest
      • Buffered Burst Zurückschreiben in RAM, um Konflikte zu reduzieren
    • Veränderungen in der Speicherhierarchie:
      • Prefetch direkt in L1-Cache im Gegensatz zum L2-Cache mit K8-Familie
      • 32-Wege assoziativen L3 Opfer-Cache Größe mindestens 2 MB, zwischen Prozessorkernen auf einem einzigen Chip gemeinsam, mit einer Sharing-aware Einbaupolitik.
      • Extensible L3-Cache-Design, mit 6 MB für 45-nm-Prozessknoten geplant, mit den Chips mit dem Codenamen Shanghai.
    • Änderungen im Adressraum-Management:
      • Zwei 64-Bit-unabhängige Speichercontroller, die jeweils mit einem eigenen physikalischen Adressraum; Dies bietet die Möglichkeit, besser zu nutzen, die verfügbare Bandbreite im Falle von zufälligen Speicherzugriffe in stark Multithreaded-Umgebungen auftreten. Dieser Ansatz steht im Gegensatz zu der bisherigen "verschachtelten" -Design, bei dem die beiden 64-Bit-Datenkanäle wurden zu einer einzigen gemeinsamen Adressraums beschränkt.
      • Größere Tagged Lookaside Buffers; Unterstützung für 1 GB-Seite Eingaben und eine neue 128-Eintrag 2 MB Seite TLB
      • 48-Bit-Speicheradressierung für 256 TB Speicher-Subsystemen ermöglichen
      • Speicherspiegelung, Datenvergiftung Unterstützung und erweiterter RAS
      • AMD-V Nested Paging für eine verbesserte MMU-Virtualisierung, behauptet zu haben, abnehmende Welt Schaltzeit um 25%.
  • Verbesserungen in der Systemverbindung:
    • Hypertransport-Wiederholungs Unterstützung
    • Unterstützung für Hypertransport 3.0, mit Hypertransport-Link-unganging die 8 Punkt-zu-Punkt-Verbindungen pro Socket erstellt.
  • Plattform-Level-Erweiterungen mit zusätzlichen Funktionen:
    • Fünf p-Zustände so dass für die automatische Taktrate Modulations
    • Erhöhte Clock-Gating
    • Offizielle Unterstützung für Koprozessoren über HTX-Steckplätze und freie CPU-Sockets über Hypertransport: Torrenza Initiative.

Phenom-Modelle

Agena

  • Vier AMD K10 Kerne
  • L1-Cache: 64 KB Befehls und 64 KB Daten pro Kern
  • L2-Cache: 512 KB pro Kern, Full-Speed-
  • L3-Cache: 2 MB zwischen allen Kernen gemeinsam genutzt
  • Speicher-Controller: Dual-Channel DDR2-1066 MHz mit unganging Option
  • MMX, 3DNow !, Erweiterte SSE, SSE2, SSE3, SSE4A, AMD64, Cool'n'Quiet, NX-Bit, AMD-V
  • Sockel AM2 +, Hypertransport mit 1.600 bis 2.000 MHz
  • Stromverbrauch: 65, 95, 125 und 140 Watt
  • Erste Version
    • 19. November 2007
    • 27. März 2008
  • Taktrate: 2600 MHz, um 1800
  • Models: Phenom X4 9100e - 9950

Toliman

  • Drei AMD K10 Kerne
  • L1-Cache: 64 KB Befehls und 64 KB Daten-Cache pro Kern
  • L2-Cache: 512 KB pro Kern, Full-Speed-
  • L3-Cache: 2 MB zwischen allen Kernen gemeinsam genutzt
  • Speicher-Controller: Dual-Channel DDR2-1066 MHz mit unganging Option
  • MMX, 3DNow !, Erweiterte SSE, SSE2, SSE3, SSE4A, AMD64, Cool'n'Quiet, NX-Bit, AMD-V
  • Sockel AM2 +, Hypertransport mit 1.600 bis 1.800 MHz
  • Stromverbrauch: 65 bis 95 Watt
  • Erste Version
    • 27. März 2008
    • 23. April 2008
  • Taktrate: 2100 bis 2500 MHz
  • Models: Phenom X3 8250e - 8850

Phenom II Modelle

Thuban

  • Sechs AMD K10 Kerne
  • L1-Cache: 64 KB Anweisungen und 64 KByte Daten pro Kern
  • L2-Cache: 512 KB pro Kern, Full-Speed-
  • L3-Cache: 6 MB zwischen allen Kernen gemeinsam genutzt.
  • Speicher-Controller: Dual-Channel DDR2-1066 MHz Dual-Channel DDR3-1333 mit unganging Option
  • MMX, 3DNow !, Erweiterte SSE, SSE2, SSE3, SSE4A, AMD64, Cool'n'Quiet, NX-Bit, AMD-V
  • Sockel AM2 +, Sockel AM3, Hypertransport mit 1.800 bis 2.000 MHz
  • Stromverbrauch: 95 oder 125 Watt
  • Erste Version
    • 27. April 2010
  • Taktrate: 2,6 bis 3,3 GHz; bis zu 3,7 GHz mit Turbo Core
  • Models: Phenom II X6 1035T, 1045T, 1055T, 1075T, 1090T und 1100T
  • Models: Phenom II X4 840T, 960T, 970

Deneb

  • Vier AMD K10 Kerne
  • L1-Cache: 64 KB Anweisungen und 64 KByte Daten pro Kern
  • L2-Cache: 512 KB pro Kern, Full-Speed-
  • L3-Cache: 6 MB zwischen allen Kernen gemeinsam genutzt. Die 800-Serie verfügen über 2 MB der L3-Cache wegen Mängeln deaktiviert.
  • Speicher-Controller: Dual-Channel DDR2-1066 MHz Dual-Channel DDR3-1333 mit unganging Option
  • MMX, 3DNow !, Erweiterte SSE, SSE2, SSE3, SSE4A, AMD64, Cool'n'Quiet, NX-Bit, AMD-V
  • Sockel AM2 +, Sockel AM3, Hypertransport mit 1.800 bis 2.000 MHz
  • Stromverbrauch: 65, 95, 125 und 140 Watt
  • Erste Version
    • 8. Januar 2009
  • Taktrate: 3700 MHz, um 2500
  • Models: Phenom II X4 805 bis 980

Heka

  • Drei AMD K10 Kerne mit Chip-Erntetechnik, wobei ein Kern deaktiviert
  • L1-Cache: 64 KB Anweisungen und 64 KByte Daten pro Kern
  • L2-Cache: 512 KB pro Kern, Full-Speed-
  • L3-Cache: 6 MB zwischen allen Kernen gemeinsam genutzt
  • Speicher-Controller: Dual-Channel DDR2-1066 MHz Dual-Channel DDR3-1333 mit unganging Option
  • MMX, 3DNow !, Erweiterte SSE, SSE2, SSE3, SSE4A, AMD64, Cool'n'Quiet, NX-Bit, AMD-V
  • Socket AM3, Hypertransport mit 2000 MHz
  • Stromverbrauch: 65 bis 95 Watt
  • Erste Version
    • 9. Februar 2009
  • Taktrate: 2500 bis 3000 MHz
  • Models: Phenom II X3 705e - 740

Callisto

  • Zwei AMD K10 Kerne mit Chip-Erntetechnik, mit zwei Kernen deaktiviert
  • L1-Cache: 64 KB Anweisungen und 64 KByte Daten pro Kern
  • L2-Cache: 512 KB pro Kern, Full-Speed-
  • L3-Cache: 6 MB zwischen allen Kernen gemeinsam genutzt
  • Speicher-Controller: Dual-Channel DDR2-1066 MHz Dual-Channel DDR3-1333 mit unganging Option
  • MMX, 3DNow !, Erweiterte SSE, SSE2, SSE3, SSE4A, AMD64, Cool'n'Quiet, NX-Bit, AMD-V
  • Socket AM3, Hypertransport mit 2000 MHz
  • Leistungsaufnahme: 80 Watt
  • Erste Version
    • 1. Juni 2009
  • Taktrate: 3500 MHz, um 3000
  • Models: Phenom II X2 545 bis 570

Athlon II Modelle

Regor

  • Zwei AMD K10 Kerne
  • L1-Cache: 64 KB Anweisungen und 64 KByte Daten pro Kern
  • L2-Cache: 1024 KB pro Kern, Full-Speed-
  • Speicher-Controller: Dual-Channel DDR2-1066 MHz Dual-Channel DDR3-1333 mit unganging Option
  • MMX, 3DNow !, Erweiterte SSE, SSE2, SSE3, SSE4A, AMD64, Cool'n'Quiet, NX-Bit, AMD-V
  • Socket AM3, Hypertransport mit 2000 MHz
  • Leistungsaufnahme: 65 Watt
  • Erste Version
    • Juni 2009
  • Taktrate: 2800 - 3200 MHz
  • Models: Athlon II X2 240 bis 260

Propus

  • Vier AMD K10 Kerne
  • L1-Cache: 64 KB Anweisungen und 64 KByte Daten pro Kern
  • L2-Cache: 512 KB pro Kern, Full-Speed-
  • Speicher-Controller: Dual-Channel DDR2-1066 MHz Dual-Channel DDR3-1333 mit unganging Option
  • MMX, 3DNow !, Erweiterte SSE, SSE2, SSE3, SSE4A, AMD64, Cool'n'Quiet, NX-Bit, AMD-V
  • Socket AM3, Hypertransport mit 2000 MHz
  • Leistungsaufnahme: 45 Watt oder 95 Watt
  • Erste Version
    • September 2009
  • Taktrate: 2200 - 3100 MHz
  • Models: Athlon II X4 600e - 645

Nachfolger

AMD aufgegebenen Weiterentwicklung K10 basierte CPUs nach Thuban, die Wahl auf Fusion-Produkte für Mainstream-Desktops und Laptops und Bulldozer basierten Produkten für den Performance-Markt konzentrieren. Jedoch innerhalb des Fusion-Produktfamilie, APUs wie die erste Generation A4, A6 und A8-Serie Chips weiter K10 stamm CPU-Kerne in Verbindung mit einer Radeon-Grafikkern zu verwenden. K10 und seine Derivate wurden aus der Produktion durch die Einführung der Trinity-APUs auf Basis im Jahr 2012, die die K10 Kerne in der APU mit Bulldozer-Kernen abgeleitet ersetzt auslaufen.

Mediendiskussionen

Hinweis: Diese Medien Diskussionen werden in aufsteigender Zeitpunkt der Veröffentlichung aufgeführt.

  • "AMD CTO spricht über zukünftige AMD-Technologien". AnandTech. 2005-10-14.
  • "AMD skizziert Zukunftsziele". TechReport. 2005-10-17.
  • "AMD Augen Z-RAM für dichte Caches". CNet News.com. 2006-01-20.
  • "AMD lizenziert Z-RAM". SlashDot. 2006.01.21.
  • "AMDs K8L zur FPU Einheiten im Jahr 2007 zu verdoppeln." Geek.com. 2006-02-24.
  • linNachalo "Rev G. und H. AMD64-Chips Vorabinformation". The Inquirer. 2006-03-03.
  • "Interview mit Henri Richard". DigiTimes. 2006-03-14.
  • "AMD demonstriert Hardware Coprozessor Offload". LinuxElectrons. 2006-03-20.
  • "Die Umsetzung der FPGA durch kohärente HTT". The Inquirer. 2006-03-26.
  • "AMDs K8L 65 nm Core aufgrund H1 07". Reg Hardware. 2006-04-04.
  • "Ein AMD Update: Fab 36 Beginnt Sendungen, die Planung für 65 nm und AM2 Performance". AnandTech. 2006-04-04.
  • "Fab36 Wesentlichen bis 65 nm bis Mitte 2007 umgesetzt." AnandTech. 2006-04-04.
  • "AMD protzt Details K8L". The Inquirer. 2006-05-16.
  • "AMDs K8L und 4x4-Vorschau". RealWorldtech. 2006-06-02.
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