Aldec

Aldec, Inc. ist ein privat geführtes Electronic Design Automation Unternehmens.

Überblick

Aldec bietet Software und Hardware in der Schöpfung und Verifikation von digitalen Designs für FPGA- und ASIC-Technologien verwendet. Mit Hauptsitz in Henderson, Nevada, hat Aldec Niederlassungen / Entwicklungszentren in Europa, Japan, Israel, Indien, China, Taiwan, Polen und der Ukraine.
Als Mitglied der Accellera und IEEE Standards Association Aldec beteiligt sich aktiv an der Entwicklung neuer Standards und Aktualisierung der bestehenden Standards.
Aldec bietet HDL-Simulation Engine für andere EDA-Tools und bündelt spezielle Version seines Tools mit FPGA-Anbieter Software.

Produkte

Software

  • Active-HDL - FPGA-Entwicklungsumgebung um gemeinsame Kernel HDL-Simulator gebaut. Unterstützt textbasierte und grafische Gestaltung Einreise und Debugging-Tools, erlaubt gemischtsprachigen Simulation und bietet einheitliche Schnittstelle zu verschiedenen Synthese und Umsetzungsinstrumente. Unterstützt auch die Behauptung basierte Verifikation mit Open Vera, PSL, oder SystemVerilog Assertion-Anweisungen. Spezielle Versionen der Software, die nur ein FPGA-Anbieter zu unterstützen sind, zB Active-HDL Lattice Ausgabe. Nur auf MS Windows-Plattform.
  • Riviera-PRO - High-End-HDL-Simulator Targeting-ASIC und große FPGA-Designs. Riviera erstreckt sich von Active-HDL-Simulation Funktionen mit Unterstützung für fortschrittliche Verifikationsmethoden wie Fusseln, funktionale Abdeckung, OVM und UVM, Hardware-Beschleunigung, und Prototyping. Riviera-PRO ist eine neue Generation des Werkzeugs als Riviera-Classic bekannt und ist in 32-Bit- und 64-Bit auf MS Windows und Linux.
  • HES-DVM - Lösung, die Beschleunigung der HDL-Simulation, Emulation der gesamten Konstruktion und Hardware / Software-Co-Simulation.
  • ALINT - engagierte Designregelprüfung / Fusseln Werkzeug. ALINT der Lage ist, umfangreiche Textanalyse der Einzel Verilog und VHDL Quellen und erweiterte Überprüfungen des gesamten Design-Hierarchie durchzuführen. Mehrere Sätze von in hohem Maße konfigurierbar, vordefinierte Regeln zur Verfügung stehen und neue, benutzerdefinierte Regeln können mit Hilfe bereitgestellt API erstellt werden. Integrierte Phasenbasierte Linting Methodik erlaubt eine schnellere, effizientere Kontrolle von Regeln.
  • Spec-TRACER - einheitliche Anforderungen Life-Cycle-Management-Anwendung, die speziell für FPGA- und ASIC-Designs gestaltet. Erleichtert Anforderungen Erfassung, Verwaltung, Analyse, Rückverfolgbarkeit und Berichterstattung; integriert sich in Windows-basierten HDL-Design-und Simulationswerkzeuge.
  • IP-Produkte - eine Reihe von Allzweck-Intellectual Property Blöcke erstellt von Aldec und ihre Partner, in Active-HDL und Riviera Umgebungen validiert.

Hardware

  • HES-7 - hohe Kapazität, hohe Dichte, FPGA-basierte ASIC-Prototyping-Lösung. Mit Hilfe des Xilinx Virtex-7 FPGA-basierten Prototyping-Boards, HES-7 ermöglicht das Testen Designs von bis zu 24 Millionen ASIC-Gattern.
  • Microsemi RTAX / RTSX Prototyping - der effizienteste Weg Prototyping Designs mit strahlungsgehärteten FPGA mithilfe von Footprint-kompatibel Prototyping-Boards mit Flash-basierten, wiederprogrammierbare Chips an der Spitze. Die Lösung umfasst optionale Software für die Netzliste Übersetzung.
  • DO-254 Compliance Tool Set - Es ist eine komplette Verifikationslösung, die die FPGA auf Ihrem System zu gewährleisten kann nach DO-254 / ED80-kompatibel sein. Der CTS gibt dem Benutzer die Fähigkeit, eine erweiterte Möglichkeit der In-Hardware Simulation anstelle der herkömmlichen Hardware-Tests durchzuführen. Als Testvektoren für die In-Hardware-Simulation, können Sie die gleichen Testbench mit 100% Code Coverage Ergebnisse aus RTL-Simulation erfasst wiederverwenden. Durch die Wiederverwendung der gleichen Testbench kann die Hardware Verification leicht zu erreichen Anforderungsverfolgung. Sie können die In-Hardware-Simulation bei der Geschwindigkeit am Zielgerät durchzuführen. Die CTS erlaubt auch einen einfachen Vergleich und Debugging des In-Hardware-Simulation und HDL-Simulationsergebnisse über Wellenform-Format.

Bildung

Aldec bietet voll funktionsfähig, stark reduzierten Versionen seiner Software für Bildungseinrichtungen weltweit.

Aldec bietet auch einen speziellen Studenten-Ausgabe von Active-HDL, herunterzuladen von Aldecs Website. The Student-Edition verfügt über begrenzte Designkapazitäten und eine gewisse Verringerung der Programmfunktionalität, aber unterstützt sowohl Design Sprachen

Das Unternehmen unterstützt auch lokale Bildungs ​​- im Jahr 1999 zur Gründung der "Aldec Digital Design Laboratory" an der UNLV beigetragen.

Aldec Software wird mit mehreren elektronisch ähnlichen Bücher verpackt.

Geschichte

  • Aldec wurde 1984 von Dr. Stanley M. Hyduke gegründet.
  • Im Jahr 1985 veröffentlichte das Unternehmen sein erstes Produkt: MS-DOS-basierten Gate-Level-Simulator SUSIE. Für die nächsten Jahre wurden mehrere Versionen des Produkts, die als Companion-Simulatoren für beliebte Schaltplaneingabe-Tools wie OrCAD verwendet.
  • Erfassen wachsenden Popularität von Microsoft Windows, portiert ALDEC seinen Simulator auf diese Plattform und hinzugefügt Schaltplaneingabe und Design-Management-Tool. Die neue Software-Suite wurde 1992 als Aktiv-CAD freigegeben. Eines der charakteristischen Merkmale der Aktiv-CAD, war die Fähigkeit der momentanen Übertragung schematische Veränderungen an den Simulator ermöglicht die schnelle Überprüfung des Verhaltens des modifizierten Schaltung.
  • Im Jahr 1996 unterzeichnete Aldec Vereinbarung mit Xilinx, die Verteilung der Xilinx-only Version von Active-CAD-Stiftung unter dem Namen erlaubt.
  • Während VHDL und Verilog wurden von Aktiv-CAD in Form von Schaltplanmakros unterstützt die Freisetzung von Aktiv-VHDL im Jahr 1997 markiert den Übergang von Netzlisten-basierte Design zu HDL-basiertes Design. Nach der Zugabe von Verilog-Unterstützung wurde Aktiv-VHDL, um Active-HDL umbenannt und ist noch verfügbar.
  • Im Jahr 2000 ALDEC veröffentlicht Hochleistungs-HDL-Simulator funktioniert nicht nur unter Windows, sondern auch unter Solaris und Linux-Plattformen.
  • Im Jahr 2001 ALDEC zusätzliche Hardware, um seine Produktlinie: HES-Plattform, die Hardwarebeschleunigung der HDL-Simulation und inkrementelle Prototyping-Hardware ermöglicht.
  • 2003 markiert die Veröffentlichung von Riviera Unterstützung Behauptung basierte Verifikation
  • Unterstützung für SystemC und nicht-Behauptung Teil SystemVerilog wurde 2004 Schnittstellen zu MATLAB und Simulink hinzugefügt erschien in Aldec Werkzeuge zum ersten Mal im Jahr 2005.
  • Im Jahr 2006 war das erste Riviera Simulator Unterstützung offener IP-Verschlüsselung Initiative von Synplicity.
  • Durch Anfragen von Verilog Nutzer angeregt, ALDEC veröffentlicht im Jahr 2007 eine erweiterte, vom Benutzer konfigurierbare lint Werkzeugdurchführungsbestimmungen erstellt von STARC - japanische Konsortium großer Chiphersteller.

Trivia

  • Student Edition von Active-HDL war der erste HDL-Simulator, um bei Walmart verkauft werden.
  • Der Name des ersten Aldec Produkt - SUSIE - ist eine Abkürzung für Standard-Universal-Simulator für verbesserte Technik.
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